Projeto VLSI - Circuitos lógicos sequenciais MOS

Os circuitos lógicos são divididos em duas categorias - (a) Circuitos Combinacionais e (b) Circuitos Sequenciais.

Em circuitos combinacionais, a saída depende apenas da condição das últimas entradas.

Em circuitos sequenciais, a saída depende não apenas das entradas mais recentes, mas também da condição das entradas anteriores. Os circuitos sequenciais contêm elementos de memória.

Os circuitos sequenciais são de três tipos -

Bistable- Os circuitos biestáveis ​​têm dois pontos de operação estáveis ​​e estarão em qualquer um dos estados. Exemplo - células de memória, travas, flip-flops e registradores.

Monostable- Os circuitos monoestáveis ​​têm apenas um ponto de operação estável e, mesmo se forem temporariamente perturbados para o estado oposto, eles retornarão com o tempo ao seu ponto de operação estável. Exemplo: temporizadores, geradores de pulso.

Astable- os circuitos não possuem ponto de operação estável e oscilam entre vários estados. Exemplo - oscilador em anel.

Circuitos lógicos CMOS

Trava SR baseada em Porta NOR

Se a entrada definida (S) for igual à lógica "1" e a entrada de reset é igual à lógica "0." então a saída Q será forçada a lógica "1". Enquanto $ \ overline {Q} $ é forçado a lógica"0". Isso significa que a trava SR será definida, independentemente de seu estado anterior.

Da mesma forma, se S é igual a "0" e R é igual a "1" então a saída Q será forçada a "0" enquanto $ \ overline {Q} $ é forçado a "1". Isso significa que a trava é redefinida, independentemente de seu estado mantido anteriormente. Finalmente, se ambas as entradas S e R são iguais à lógica"1" então ambas as saídas serão forçadas a lógica "0" que conflita com a complementaridade de Q e $ \ overline {Q} $.

Portanto, esta combinação de entrada não é permitida durante a operação normal. A tabela de verdade do Latch SR baseado em NOR é fornecida na tabela.

S R Q $ \ overline {Q} $ Operação
0 0 Q $ \ overline {Q} $ Aguarde
1 0 1 0 Conjunto
0 1 0 1 Redefinir
1 1 0 0 Não permitido

A trava SR CMOS baseada na porta NOR é mostrada na figura abaixo.

Se S for igual a V OH e R for igual a V OL , ambos os transistores M1 e M2 conectados em paralelo estarão LIGADOS. A tensão no nó $ \ overline {Q} $ assumirá um nível lógico baixo de V OL = 0.

Ao mesmo tempo, M3 e M4 são desligados, o que resulta em uma alta tensão lógica V OH no nó Q. Se o R for igual a V OH e o S for igual a V OL , M1 e M2 desligados e M3 e M4 ligados.

Trava SR baseada em NAND Gate

O diagrama de blocos e o esquema de nível de porta da trava SR baseada em NAND são mostrados na figura. Os pequenos círculos nos terminais de entrada S e R representam que o circuito responde aos sinais de entrada baixos ativos. A tabela verdade do latch SR baseado em NAND é fornecida na tabela

S R Q Q ′
0 0 NC NC Sem mudanças. Latch permaneceu no estado atual.
1 0 1 0 Latch SET.
0 1 0 1 Trave RESET.
1 1 0 0 Condição inválida.

Se S vai para 0 (enquanto R = 1), Q vai alto, puxando $ \ overline {Q} $ baixo e a trava entra no estado Set

S = 0 então Q = 1 (se R = 1)

Se R vai para 0 (enquanto S = 1), Q vai alto, puxando $ \ overline {Q} $ baixo e a trava é reiniciada

R = 0 então Q = 1 (se S = 1)

O estado de espera requer que S e R sejam altos. Se S = R = 0, a saída não é permitida, pois resultaria em um estado indeterminado. A trava SR CMOS com base na porta NAND é mostrada na figura.

A trava nMOS SR de carga de depleção baseada na porta NAND é mostrada na figura. A operação é semelhante à do latch CMOS NAND SR. A implementação do circuito CMOS tem baixa dissipação de energia estática e alta margem de ruído.

Circuitos lógicos CMOS

Trava SR sincronizada

A figura mostra uma trava SR baseada em NOR com um relógio adicionado. A trava responde às entradas S e R apenas quando CLK está alto.

Quando CLK está baixo, a trava mantém seu estado atual. Observe que Q muda de estado -

  • Quando S fica alto durante CLK positivo.
  • Na vanguarda CLK após mudanças em S e R durante o tempo baixo CLK.
  • Uma falha positiva em S enquanto CLK está alto
  • Quando R fica alto durante CLK positivo.

A implementação CMOS AOI de travamento SR baseado em NOR com clock é mostrada na figura. Observe que apenas 12 transistores são necessários.

  • Quando CLK é baixo, dois terminais em série na árvore N N estão abertos e dois transistores paralelos na árvore P estão LIGADOS, retendo assim o estado na célula de memória.

  • Quando o clock está alto, o circuito se torna simplesmente um latch CMOS baseado em NOR que responderá à entrada S e R.

Clocked SR Latch based on NAND Gate

O circuito é implementado com quatro portas NAND. Se este circuito for implementado com CMOS, ele requer 16 transistores.

  • A trava responde a S ou R apenas se CLK for alto.
  • Se ambos os sinais de entrada e os sinais CLK estiverem ativos alto: ou seja, a saída de trava Q será definida quando CLK = "1" S = "1" e R = "0"
  • Da mesma forma, a trava será reiniciada quando CLK = "1," S = "0" e

Quando CLK está baixo, a trava mantém seu estado atual.

Trava JK cronometrada

A figura acima mostra uma trava JK com clock, baseada em portas NAND. A desvantagem de uma trava SR é que, quando S e R estão altos, seu estado de saída se torna indeterminado. A trava JK elimina esse problema usando feedback da saída para a entrada, de forma que todos os estados de entrada da tabela verdade sejam permitidos. Se J = K = 0, a trava manterá seu estado atual.

Se J = 1 e K = 0, a trava será definida na próxima transição positiva do relógio, ou seja, Q = 1, $ \ overline {Q} $ = 0

Se J = 0 e K = 1, a trava será reiniciada na próxima transição positiva do relógio, ou seja, Q = 1 e $ \ overline {Q} $ = 0.

Se J = K = 1, a trava irá alternar na próxima transição positiva do relógio

A operação da trava JK com clock é resumida na tabela verdade fornecida na tabela.

J

K

Q

$ \ overline {Q} $

S

R

Q

$ \ overline {Q} $

Operation

0 0 0 1 1 1 0 1 Aguarde
1 0 1 1 1 0
0 1 0 1 1 1 0 1 Redefinir
1 0 1 0 0 1
1 0 0 1 0 1 1 0 Conjunto
1 0 1 1 1 0
1 1 0 1 0 1 1 0 alternancia
1 0 1 0 0 1

Implementação CMOS D Latch

A trava D é normalmente implementada com interruptores de porta de transmissão (TG), conforme mostrado na figura. A entrada TG é ativada com CLK enquanto o loop de feedback de trava TG é ativado com CLK. A entrada D é aceita quando CLK é alto. Quando CLK fica baixo, a entrada é aberta e a trava é definida com os dados anteriores D.